Блок целочисленной арифметики  : Информатика - на REFLIST.RU

Блок целочисленной арифметики : Информатика - на REFLIST.RU

Система поиска www.RefList.ru позволяет искать по собственной базе из 9 тысяч рефератов, курсовых, дипломов, а также по другим рефератным и студенческим сайтам.
Общее число документов более 50 тысяч .

рефераты, курсовые, дипломы главная
рефераты, курсовые, дипломы поиск
запомнить сайт
добавить в избранное
книжная витрина
пишите нам
  Ссылки:
Гваделупа из Челябинска
Список категорий документа Информатика
Блок целочисленной арифметики

Блок целочисленной арифметики

Процессор алгоритм функциональная схема микрокоманнды, комп-ры, арифметики, Процессор, микрокоманнды, алгоритм, Блок, целочисленной, Программирование и комп-ры, Программирование, схема, функциональная, Блок целочисленной арифметики Ключевые слова
страницы: 1  2  3  4  5  6  7  8  9 
Текущая страница: 1


Государственный комитет Российской Федерации
по высшему образованию

Казанский Государственный Технический Университет
имени А. Н. Туполева

----------------------------------------------------------------------------------------------
Кафедра электронно-вычислительных машин




Пояснительная записка

к курсовой работе по дисциплине
“Процессоры”


Тема: Блок целочисленной арифметики.





Студент: Базуев Ю.А. , гр. 4301

Руководитель: Бикмухаметов Р.Р.


Оценка______________________

Дата защиты__________________

Подпись руководителя__________



Казань 1996


Cодержание



1. Задание................................................................................................3

2. Алгоритм.............................................................................................4

2.1. Алгоритм умножения...................................................................4

2.2. Алгоритм деления.........................................................................4

3. Операционная схема и микропрограмма выполнения операций......5

4. Функциональная схема операционной части устройства..................8

5. Функциональная схема управляющей части....................................11

6. Принципиальная схема управляющей части....................................13

7. Таблица микрокоманд......................................................................15

8. Литература........................................................................................16



















































2. Алгоритм операций

2.1. Алгоритм умножения

Eдоп*Fдоп=Gдоп
Перед началом операции в RG1=Fдоп ; RG2=0 ; RG3=Eдоп
Знаки сомножителей участвуют в операции наравне с остальными разрядами, а это значит что Eдоп и Fдоп перемножаются как обычные (m+1) разрядные целые числа без знака. При этом знак Едоп участвует для того чтобы СЧП (сумма частичных произведений) в RG2 формировалась в доп. коде. Знак Fдоп участвует для того чтобы произведение формировалось в двойном формате.
В каждом из (m+1) циклов умножения производятся действия:
1) Eдоп прибавляется к RG2 если P4=1;
1
2) RG2, RG1, Tзн при сдвиге вправо необходимо сохранять представление СЧП в доп. коде, а это значит что слева нужно вводить 0, если число =>0 и 1, если число < 0.

2.2. Алгоритм деления

Gдоп/Eдоп=Fдоп
а) устанавливаем начальные значения регистров и триггеров
б) сдвигаем делимое на 1 разряд влево
в) анализируем знаки Gi-1 и E. Если одинаковы то вычитаем E из GR2.
Если разные то + E к RG2
г) анализируем знаки Gi и E, если одинаковые то цифра частного =1
д) анализируем ТФ, если ТФ=1 выполняем проверку на ПРС 2-го этапа
е) уменьшаем значение счетчика циклов
ж) если счетчик не = 0 то переходим на пункт б)
з) передаем частное в RG1
и) корректируем частное
к) выдаем частное на выходную шину








3. Операционная схема и микропрограмма выполнения
операций

В соответствии с алгоритмом строим ОС (рис. 1) , определяем требуемый набор МО и граф МП (рис. 2) , считая что в RG3 выполняется однотактным способом (по входам D триггеров RG2) по сигналу у4; в RG1 - двухтактным способом (по входам R и S) по сигналам у6 и у7.
В ОС на Рис. 1 использованы следующие обозначения:
Тпп - триггер переполнения
Тпер - триггер переноса
Тзн1 - триггер знака множимого, флаговый триггер при делении
Тзн2 - триггер знака Gi-1
Тзн3 - триггер знака делимого
Х(8:0) - входная шина
Z(8:0) - выходная шина

В МП на Рис. 2 введены 15 осведомительных сигнала:
Р1 = RG3(8) Р10 = Р1 ??Р3
Р2 = ? Р11 = Р3 ? Р1
Р3 = RG2(8) P12 = P6 ??Р5
Р9 = RG2(7) ??RG2(6) P13 = P1 Tзн2 v P1 Tзн2
P4 = 1 (CT=0) P14 = Tпер
Р5 = RG1(0) Р15 = Тзн1
Р6 = Р1 Tзн2 v Tзн2 Р1
Р7 = 1 (RG2(8:0)=0)
Р8 = Тзн3
? - внешний сигнал определяющий вид операции
( 0 - умножение ; 1 - деление )
а также 17 импульсных управляющих сигналов:
у1: { RG2=RG2(8:0).RG1(8); у10: Тпп=1
RG1=RG1(7:0).0 } у11: RG2=RG1
y2: RG2=RG2+RG3+1 y12: RG2=RG2+1
y3: RG2=RG2+RG3 y13: Z=RG2
y4: RG3=X y14: { RG1=RG2(0).RG1(8:1);
y5: { RG2=X ; Tзн1=1 } Tзн1=RG1(0) }



Текущая страница: 1

страницы: 1  2  3  4  5  6  7  8  9 
Список предметов Предмет: Информатика
Блок целочисленной арифметики Тема: Блок целочисленной арифметики
Процессор алгоритм функциональная схема микрокоманнды, комп-ры, арифметики, Процессор, микрокоманнды, алгоритм, Блок, целочисленной, Программирование и комп-ры, Программирование, схема, функциональная, Блок целочисленной арифметики Ключевые слова: Процессор алгоритм функциональная схема микрокоманнды, комп-ры, арифметики, Процессор, микрокоманнды, алгоритм, Блок, целочисленной, Программирование и комп-ры, Программирование, схема, функциональная, Блок целочисленной арифметики
   Книги:


Copyright c 2003 REFLIST.RU
All right reserved. liveinternet.ru

поиск рефератов запомнить сайт добавить в избранное пишите нам